PLD: Programmable Logic Device
PLA: Programmable Logic Array
PAL: Programmable Array Logic
CPLD: Complex Programmable Logic Device
FPGA: Field Programming Gate Array
Xilinx
Altera
Lattic
Actel
Cypress
Quick
Atmel
PLA: Programmierbare UND-Matrix und programmierbare ODER-Matrix
PAL: ODER-Struktur fest verdrahtet
PROM: Festverdrahtete UND programmierbare ODER
VHDL: VHSIC Hardware Description Language
VHSIC: Very High Speed Integrated Circuiut
CPLD MAX 7000 Altera
Xilinx CPLD Coolrunner
Virtex 5, Virtex 7, Kintex 7
Spartan
Cyclon
Kirchhoffsche Regel: Jedem Punkt, in dem mehr als zwei Zweige zusammen laufen, nennt man einen Knotenpunkt
1. Kirchhoffsche Regel: Knotenregel: In jedem Knotenpunkt ist die Menge der zufließenden Ströme, gleich die Summe der abfließenden Ströme
2. Kirchhoffsche Regel: Maschensatz, beim Gleichseitigen Umlaufen ist die Summe aller Spannung gleich 0
Schottky-Diode
Hetero-Diode
Z-Diode
Tunnel-Diode
Backward Diode
Kapazitäts-Diode
PIN und PSN Dioden
Bipolare Transistoren: Grundschaltungen: Basisschaltung, Emitterschaltung, Collectorschaltung
Kennlinien:
Arbeitspunkteinstellung
Grenzfrequenz
Sättigungsspannung
Kleinsignalverhalten
Übersteuerungsgrenze
LASER: Light Amplifiation by Stimulated Emission of Radiation
FET: Feld Effekt Transistor
MOSFET: Metal Oxid Semiconductor FET
MISFET: Metal Insulated Gate FET
MESFET: Schottky-Übergang
JFET: Junction FET
SFET: Sperrschichfet
Source, Drain, Gate, Bulk
Quelle, Senke, Tor
p-Germanium, auf n-Galliumarsenit: Heterodiode
Schottky-Diode: Metall auf n leitendem Silicium
Blöcke: Demultimultiplexer
Signale
Blöcke sind über Signale miteinander verbunden
Signal Signalname: Typ
boolean: true, false
bit: 0, 1
std_logic: 0, 1, Z, -, U, L, H, X, W
0: starke 0
1: starke 1
Z:
-:
U: Unbekannt
X:
W: Schwaches X
L: Schwache 0
H: Schwache 1
y <= b;
y <= a or b;
1. Entity
2. Architecture
entity verhalten of Blockname is
port
(
);
end;
entity verhalten of Multiplexer is
port
(
A0, A1, A2, A3: in bit;
B0, B1, B2, B3: in bit;
S: in bit;
Y0, Y1, Y2, Y3: out bit
);
end verhalten;
architecture beschreibungsname of Multiplexer is
begin
end verhlaten
Technische Informatik
Schaltnetze
Schaltwerke
Komplexe Schaltwerke
Aufbau und Funktionsweise eines Computers
1. Boolesche Algebra
2. Schaltnetze
3. Analyse von Schaltnezten
4. Synthese von Schaltnetzen
5. Kodierer
6. Komperatoren
7. Addier
8. ALU
9. Programmierbare Logik-Baustein
10. Laufzeitverhalten
Wertetabelle -> Funktionsgleichung -> Wertetabelle -> KV-Diagramm -> Schaltnetz
Halbaddierer
s = a xor b
S = (not a and b) or (a and not b)
c = (a and b)
Volladdierer
s = a xor b xor c
c = (a and b) or (b and c) or (a and c)
Kodierer: Jedes Schaltnetz was einem Zeichen aus einem Zeichenvorat ein Zeichen aus einem anderen Zeichenvorrat zuordnet ist ein Kodierer
Dekodierer: Für jedes Zeichen ist genau ein Ausgang, H
Multiplexer: Auswählendes Schaltnetz
Demultiplexer: Verteilendes Schaltnetz
8241-BCD-zu Sieben Segment Anzeigen
Schaltwerke
RS-Latch
R: Reset, Rücksetzen
S: Setzen, Set
Wirkzeit: Hold Time
Setzzeit: Setup Time
Wirkintervall
Kippintervall
Automat
Mealy
Moore
<I, S, O, f, g, s0>
I: Menge der Möglichen Eingabezeichen
O: Menge der mögliche Ausgabezeichen
S: Menge der möglichen Zustände
f: Ausgangsschaltnetz
g: Übergangsfuktion
s0: Startzustand
FSM: Finite State Machine
g : S x I -> S
f : S x I -> O (Mealy)
f : S -> O (Moore)
lb, lbu
lh, lhu
lw
ld*
la*
li*
sb, sbu
sh, shu
sd*
sw
1. Datenbewegungsbefehle
2. Arithmetisch Logische Befehle
3. Systemsteuerbefehle
4. Programmsteuerbefehle
...
Register-Register-Architektur
Load-Store-Architektur
Register-Speicher-Architektur
Akkumulator-Architektur
Stack-Architektur
1. Byte
2. Halbwort
3. Wort
4. Doppelwort
IEEE-754-Standard, Floating Point
f = -1^s*1.m*2^(e-b)
Einfache Genauigkeit: 32 Bit
Doppelte Genauigkeit: 64 Bit
Erweiterte Genauigkeit: 80 Bit
Einzelbit
Ganzzahl
Gleitkomma
Multimedia
Signed
Unsigned
Packed
Unpacked
BCD
ASCII
Direktwertaddressierung
Registeraddressierung
Unmittelbare oder Absolute Addressierung
Registerindirekte Addressierung
Registerindirekte Addressierung mit Verschiebung
Registerindirekt Addressiernug mit Autoinkremnt
Indizierte Addressierung
Indizierte Addressierung mit Verschieben
$t
$s
$z
$a
$zero
$v
$fp
$gp
...
